2024暑期iHUB·深圳：EE電子工程 數(shù)字電路專題：基于晶體管電子特性的數(shù)字電路研究與性能分析及其在VLSI超大規(guī)模集成電路中的應(yīng)用【大學(xué)組】

專業(yè)：工程

項(xiàng)目類型：海外導(dǎo)師線下項(xiàng)目

開始時(shí)間：2024年07月20日

是否可加論文：是

項(xiàng)目周期：1周在線科研+14天面授科研+5周在線論文指導(dǎo)

語言：英文

有無剩余名額：余3位

建議學(xué)生年級(jí)：大學(xué)生

是否必需面試：否

適合專業(yè)：計(jì)算機(jī)科學(xué)電子與計(jì)算機(jī)科學(xué)電子工程電子與通信工程信號(hào)與信息處理電子電氣工程計(jì)算機(jī)工程

地點(diǎn)：深圳國際預(yù)科書院

建議選修：EEE電子與電氣工程核心：電路與電子器件

建議具備的基礎(chǔ)：電子工程、電子計(jì)算機(jī)工程、自動(dòng)化等專業(yè)或者希望修讀相關(guān)專業(yè)的學(xué)生；學(xué)生需要具備傳感器、數(shù)字邏輯等電子工程相關(guān)基礎(chǔ)

產(chǎn)出：1周在線科研+14天面授科研+5周在線論文指導(dǎo) 項(xiàng)目報(bào)告 優(yōu)秀學(xué)員獲主導(dǎo)師Reference Letter EI/CPCI/Scopus/ProQuest/Crossref/EBSCO或同等級(jí)別索引國際會(huì)議全文投遞與發(fā)表指導(dǎo)（共同一作或獨(dú)立一作可選） 結(jié)業(yè)證書 成績單

項(xiàng)目背景：超大規(guī)模集成電路（VLSI）是一種將大量晶體管組合到單一芯片的集成電路。從1970年代開始，隨著復(fù)雜的半導(dǎo)體以及通信技術(shù)的發(fā)展，集成電路的研究、發(fā)展也逐步展開。計(jì)算機(jī)里的控制核心微處理器就是超大規(guī)模集成電路的最典型實(shí)例。VLSI設(shè)計(jì)，尤其是數(shù)字集成電路，通常采用電子設(shè)計(jì)自動(dòng)化的方式進(jìn)行，已經(jīng)成為計(jì)算機(jī)工程的重要分支之一。截至2016年，數(shù)十億級(jí)別的晶體管處理器已經(jīng)普遍。隨著半導(dǎo)體制造工藝從10納米水平躍升到下一步7納米，會(huì)遇到諸如量子穿隧效應(yīng)之類的挑戰(zhàn)。項(xiàng)目將帶領(lǐng)學(xué)生探討VLSI設(shè)計(jì)中的功耗、散熱、工藝偏差、設(shè)計(jì)布局等諸多課題。

項(xiàng)目介紹：項(xiàng)目內(nèi)容包括MOS晶體管與IV模型、變頻器VTC與MOS RC模型、延時(shí)與功率、CMOS尺寸、CMOS與傳輸管邏輯、邏輯努力理論等。學(xué)生將通過項(xiàng)目掌握數(shù)字邏輯門分析與設(shè)計(jì)，在項(xiàng)目結(jié)束時(shí)提交項(xiàng)目報(bào)告，進(jìn)行成果展示。

個(gè)性化研究課題參考：

相控陣收發(fā)組件的射頻/微波集成電路設(shè)計(jì)

高隔離度低損耗的CMOS工藝開關(guān)設(shè)計(jì)

深亞微米CMOS工藝下模擬集成電路的數(shù)字增強(qiáng)技術(shù)研究

數(shù)字超大規(guī)模集成電路設(shè)計(jì)

項(xiàng)目大綱：MOS晶體管與IV模型：半導(dǎo)體技術(shù)和MOS管綜述 Introduction and MOS transistor IV model 逆變器VTC與MOS RC模型: 數(shù)字邏輯靜態(tài)、動(dòng)態(tài)屬性 Inverter VTC and MOS RC model 延時(shí)與功耗、CMOS縮放比例：RC延時(shí)模型、功率元件 Delay and power, CMOS scaling CMOS與傳輸管邏輯：靜態(tài)CMOS構(gòu)建數(shù)字邏輯，PTL CMOS and pass-transistor logic 邏輯努力理論：邏輯努力模型及其在邏輯門中的應(yīng)用 Logical effort theory 項(xiàng)目回顧與成果展示 Program Review and Presentation 論文輔導(dǎo) Project Deliverables Tutoring